CMOS邏輯電路實(shí)現(xiàn)
CMOS邏輯電路，分兩部分，上拉部分，下拉部分。上拉部分由PMOS管電路構(gòu)成，下拉部分由NMOS管電路組成，如下。上下拉，形成互補(bǔ)。
由前面的基礎(chǔ)可知，CMOS只能實(shí)現(xiàn)基本邏輯的非，比如或邏輯，與邏輯，如果不加反相器，CMOS只能實(shí)現(xiàn)或非，與非邏輯。原因就是上拉邏輯只能用PMOS實(shí)現(xiàn)，下拉邏輯只能由NMOS實(shí)現(xiàn)，而PMOS的導(dǎo)通需要輸入信號(hào)為0，NMOS導(dǎo)通需要輸入信號(hào)為1。
一般的設(shè)計(jì)過程
既然如此，在用CMOS實(shí)現(xiàn)邏輯電路時(shí)，一般可以照如下順序去做：
可以先將其整體先加上一個(gè)非，作相應(yīng)的邏輯轉(zhuǎn)化。
上拉邏輯中各個(gè)PMOS，與操作為并聯(lián)，或操作為串聯(lián)。
下拉邏輯中各個(gè)NMOS，與操作為串聯(lián)，或操作為并聯(lián)。
舉例說(shuō)明
比如我們想從CMOS層去實(shí)現(xiàn)邏輯 OUT = D+A*(B+C) （減號(hào)“-”表示取反（非）操作，“+”表示或,*表示與）。
設(shè)計(jì)過程如下：
OUT = - ( -(D+A*(B+C)) )
OUT1 = -(D+A*(B+C))
OUT = -OUT1
對(duì)于OUT1 = -(D+A*(B+C))，正好是邏輯整體上帶了個(gè)非，設(shè)計(jì)(D+A*(B+C))部分之后再加上一個(gè)非即可。
故對(duì)于上拉邏輯:
1.或操作為串聯(lián)，從而輸入B,C接到的PMOS之間為串聯(lián)。
2.與操作為并聯(lián)，故輸入A接到的PMOS跟B,C或邏輯之間為并聯(lián)。
3.或操作為串聯(lián)，故D與A*(B+C)的PMOS邏輯為串聯(lián)。
對(duì)于下拉邏輯與上拉邏輯正好相反：
4.或操作為并聯(lián)，從而輸入B,C接到的NMOS之間為并聯(lián)。
5.與操作為串聯(lián)，故輸入A接到的NMOS跟B,C或邏輯之間為串聯(lián)。
6.或操作為并聯(lián)，故D與A*(B+C)的NMOS邏輯為并聯(lián)。
7.從而得到 OUT1 = -(D+A*(B+C)) 的CMOS實(shí)現(xiàn)如下：
過程中上下拉兩部分的邏輯式相同，組合起來(lái)后，自行補(bǔ)充一個(gè)非。
則實(shí)際分析電路中，一般只需單獨(dú)分析一部分就行了。
8.OUT = -OUT1，故得最終答案如下：
當(dāng)然，在MOS管級(jí)別還可以做一些優(yōu)化，比如MOS管級(jí)別的邏輯優(yōu)化，MOS管柵源共用，晶體管尺寸調(diào)整，重新安排各個(gè)輸入的上下順序等等，都可以在MOS管級(jí)別使得電路的時(shí)序與面積功耗等得到優(yōu)化，但這不是我們的重點(diǎn)，一般對(duì)于全定制IC設(shè)計(jì)會(huì)從MOS管級(jí)開始考慮電路的實(shí)現(xiàn)。這里只是對(duì)其做一個(gè)了解。
實(shí)際設(shè)計(jì)的重點(diǎn)還是會(huì)注重于門級(jí)以上的電路實(shí)現(xiàn)與優(yōu)化，特別是到了Verilog描述，主要著重于數(shù)據(jù)流級(jí)，行為級(jí)描述。
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